Асинхронный RS-триггер на элементах И-НЕ показан на рисунке 3.3.1.1. Триггер образован из двух комбинационных схем И-НЕ, соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор одной схемы ИЛИ-НЕ закрыт, а другой открыт. Таблица 3.1.1.1 определяет закон функционирования триггера. На рисунке 3.3.1.2 приведена временная диаграмма иллюстрирующая работу асинхронного RS-триггера.

Рисунок 3.3.1.1 — Схема асинхронного RS-триггера на элементах И-НЕ

Таблица 3. 3.1.1 — Таблица переходов асинхронного RS-триггера на элементах ИЛИ-НЕ

Рисунок 3.3.1.2 — Диаграмма работы асинхронного RS-триггера

При R=1 и S=0 триггер устанавливается в нулевое состояние Q=0; при R=0 и S=1 он устанавливается в единичное состояние Q=1; при R=S=0 триггер сохраняет состояние, в котором он находился до момента поступления на его входы нулевых сигналов. При R=S=1 на прямом и инверсном выходах устанавливается нулевой сигнал. Триггероное кольцо превращается в два независимых инвертора, и при переходе к хранению (R=S=0) триггер может устанавливаться в любое состояние. Поэтому такая комбинация входных сигналов запрещена.

Синхронизируемый однотактный RS-триггер приведен на рисунке 3.3.1.3. Такие RS-триггеры имеют два информационных входа R и S и вход синхронизации C. Кроме того, триггер может иметь несинхронизируемые входы R и S. В этом случае функционирование триггера осуществляется либо под воздействием несинхронизируемых входов при С=0, либо под воздействием синхронизируемых входов. В последнем случае на несинхронизируемых входах должны присутствовать сигналы, которые не влияют на состояние схемы. На рисунке 3.3.1.4 приведена временная диаграмма иллюстрирующая работу синхронного однотактного RS-триггера. 

Рисунок 3.3.1.3 — Схема синхронного RS-триггера

Рисунок 3.3.1.4 — Диаграмма работы синхронного RS-триггера

Таблица 3.3.1.2 определяет переходы RS-триггера  для синхронизируемых входов R и S. Работа в соответствии с данной таблицей осуществляется при сигнале несинхронизируемого входа R=1 и при С=1.

Таблица 3. 3.1.2 — Таблица переходов для однотактного RS-триггера

Входная информация заносится в синхронизируемый однотактный RS-триггер через элементы входной логики 1 и 2 в момент поступления сигнала синхронизации С. В отсутствие сигнала синхронизации триггер может быть установлен в состоянии 0 путем подачи на несинхронизируемые вход R сигнала R=0.

Двухтактный RS-триггер. Устойчивая работа однотактных RS- триггеров в схеме с передачей информации между триггерами возможно только в случае, если занесение в триггер информации осуществляется после завершения передачи информации о прежнем его состоянии в другой триггер (см. рисунок 3.3.1.5). Это достаточно просто обеспечивается при использовании двух серий находящихся в противофазе синхросигналов. Таблица 3.3.1.3 задает закон функционирования такого двухтактного триггера. Этот тирггер изменяет свои состояния только после окончания действия сигнала синхронизации С=1 (переход в режим хранения информации). Поэтому из двухтактных триггеров можно строить произвольные схемы, в том числе подавать сигналы с выхода триггера на его вход.

Таблица 3. =1, первый RS- триггер перейдет в режим хранения, а второй примет то же состояние, что и первый. В результате к следующему такту на входе двухтактного RS- триггера появится сигнал нового состояния. На рисунке 3.3.1.6, приведена временная диаграмма иллюстрирующая работу двухтактного RS-триггера.

Рисунок 3.3.1.6 — Диаграмма работы двухтактного RS-триггера

 

Проектирование схем в Electronics Workbench

При проектировании схем в Electronics Workbench использовались элементы панели инструментов «Digital» и соответствующие функциональные элементы : Or, Nor, And, Nand.

Рисунок 3.3.1.7 — Панель инструментов «Digital»

Триггер типа D (от слова delay – задержка) принимает информацию по одному входу и реализует функцию временной задержки. D-триггер имеет только режимы установки 1 и 0. В связи с этим несинхронизируемый D-триггер не применяется, т.к. его выход будет просто повторять входной сигнал. Синхронизируемы однотактный D-триггер задерживает рапространение входного сигнала на время паузы между синхросигналами (задержка на полпериода). Для задержки на период (на один такт) используется двухтактный D-триггер.

Inputs				Outputs
D	C	S	R	Q	Q^
X	X		1	0	0	1
X	X		0	1	1	0
X	X		0	0	1	0
X	0		1	1	Q’	QB’
X	1		1	1	Q’	QB’
0	RE		1	1	0	1
1	RE		1	1	1	0

Таблица 3. — инверсный информационный выход
Параметры S и R служат для задания начальных условий

Триггер типа JK — универсален, с раздельной установкой нулевого и единичного состояния, в зависимости от соединения его входов он может работать как RS, T, D триггера. В отличие от триггера типа RS в нем не запрещена одновременная подача сигналов на оба входа. Входы J и K эквивалентны входам S и R установки триггера соответственно в состояния “1” и “0”.При объединении входов J и K и при подаче на них счетных импульсов.Вход J при раздельном использовании входов играет роль входа установки в единицу, а вход K — роль входа установки в нуль.

Рисунок 3.3.1.9 — Условное обозначение JK-триггера

Параметры синхронного JK-триггера:

C

— синхронизирующий вход
J и K — информационные входы триггера
S — установка 1
R — установка 0
Q — информационный выход
Q^ — инверсный информационный выход
Параметры S и R служат для задания начальных условий (см.

X

X

X

1

0

0

1

X

X

X

0

1

1

0

X

X

X

0

0

1

0

X

X

0

1

1

Q’

QB’

X

X

1

1

1

Q’

QB’

0

0

FE

1

1

Q’

QB’

0

1

FE

1

1

0

1

1

0

FE

1

1

1

0

1

1

FE

1

1

QB’

Q’

Таблица 3. 3.1.5 — Таблица истинности синхронного JK-триггера

Триггер типа T называется триггером со счетным входом (или счетным триггером). Он изменяет свое состояние на противоположное каждый раз, когда на его вход приходит очередной сигнал. Обозначение триггера пришло от первой буквы анг.слова toggle-защелка.

Т.к. в Electronics Workbench не приводится T-триггер его можно получить объединив информационные входы JK-триггера.

Задание:

1. Используя пакет Electronics Workbench спроектировать схемы RS, D, JK, T-триггеров на основе элементов, используя для составления схемы таблицу истинности и проанализировать работы триггеров.
2. Составить отчет о выполнении лабораторной работы в MS Word. В отчет включить:
   — схемы триггеров;
   — временные диаграммы работы триггеров.

Задания выполняются соответственно по вариантам:

1. Схема двухтактного RS-триггера на базе элементов ИЛИ-НЕ;
2. Схема двухтактного RS-триггера с использованием микросхемы приведенной Electronics Workbench;
3. Схема D -триггера с использованием микросхемы приведенной в Electronics Workbench;
4. Схема JK-триггера с использованием микросхемы приведенной в Electronics Workbench;
5. Схема T-триггера с использованием микросхемы приведенной в Electronics Workbench.

Примечание: Для построения и анализа работы T, D и JK триггеров используйте их условные обозначения.




---


Вернуться к содержанию


Вьетнамки | Таблица истинности и различные типы

Триггер — это электронная схема с двумя стабильными состояниями, которая может использоваться для хранения двоичных данных. Сохраненные данные можно изменить, применяя различные входные данные. Триггеры и защелки являются фундаментальными строительными блоками систем цифровой электроники, используемых в компьютерах, средствах связи и многих других типах систем. Оба используются в качестве элементов хранения данных. Это основной элемент хранения в последовательной логике. Но сначала давайте проясним разницу между защелкой и шлепанцем.

Флип-флоп с защелкой

Основное различие между защелкой и триггером — это стробирующий или синхронизирующий механизм.

Простыми словами. Триггер срабатывает по фронту, а защелка срабатывает по уровню.

Полное сравнение триггеров с защелкой читайте здесь

Например, поговорим о защелках SR и триггерах SR. В этой схеме, когда вы устанавливаете S как активный, выход Q будет высоким, а Q ’будет низким. Это независимо ни от чего. (Это цепь с активным низким уровнем, поэтому активный здесь означает низкий уровень, но для цепи с активным высоким уровнем активный означает высокий уровень)

Защелка SR

Триггер, с другой стороны, является синхронным и также известен как защелка SR с синхронизацией или синхронизацией.

SR Flip-Flop

На этой принципиальной схеме выход изменяется (т. Е. Изменяются сохраненные данные) только тогда, когда вы подаете активный тактовый сигнал. В противном случае, даже если S или R активны, данные не изменятся. Давайте посмотрим на типы шлепанцев, чтобы лучше понять.

SR Вьетнамки

Существует четыре основных типа триггеров, наиболее распространенным из которых является SR-триггер. Эта простая триггерная схема имеет вход установки (S) и вход сброса (R). В этой системе, когда вы устанавливаете «S» как активный, выход «Q» будет высоким, а «Q ‘ »будет низким.После того, как выходы установлены, подключение схемы сохраняется до тех пор, пока «S» или «R» не станут высокими, или пока не будет отключено питание. Как показано выше, он самый простой и легкий для понимания. Два выхода, как показано выше, противоположны друг другу. Таблица истинности SR Flip-Flop выделена ниже.

S	R	Q	Q ’
0	0	0	1
0	1	0	1
1	0	1	0
1	1	∞	∞

JK Триггер

Из-за неопределенного состояния в триггере SR требуется другой триггер в электронике. Триггер JK является усовершенствованием триггера SR, где S = R = 1 не является проблемой.

JK Flip-Flop

Условие входа J = K = 1 дает выход, инвертирующий состояние выхода. Однако при практическом тестировании схемы выходы такие же.

Проще говоря, если входные данные J и K различаются (т.е. высокий и низкий), то выход Q принимает значение J на ​​следующем фронте тактового сигнала. Если J и K оба низкие, то никаких изменений не происходит. Если J и K оба имеют высокий уровень на фронте тактового сигнала, выход будет переключаться из одного состояния в другое.JK Flip-Flops могут функционировать как Set или Reset Flip-flops

Дж	К	Q	Q ’
0	0	0	0
0	1	0	0
1	0	0	1
1	1	0	1
0	0	1	1
0	1	1	0
1	0	1	1
1	1	1	0

Флип-флоп D

Триггер

D — лучшая альтернатива, очень популярная в цифровой электронике. Они обычно используются для счетчиков, регистров сдвига и синхронизации входов.

D Flip-Flop

В этом случае выход может быть изменен только на фронте тактового сигнала, и если вход изменяется в другое время, выход не будет затронут.

Часы	Д	Q	Q ’
↓ »0	0	0	1
↑ »1	0	0	1
↓ »0	1	0	1
↑ »1	1	1	0

Изменение состояния выхода зависит от нарастающего фронта тактового сигнала.Выход (Q) такой же, как и вход, и может изменяться только по нарастающему фронту тактового сигнала.

T Вьетнамки

T-триггер похож на JK-триггер. По сути, это версия триггеров JK с одним входом. Эта модифицированная форма триггера JK получается путем соединения обоих входов J и K. У него есть только один вход вместе с входом часов.

Эти триггеры называются T-триггерами из-за их способности дополнять свое состояние (т. Е.) Toggle, отсюда и название Toggle flip-flop.

т	Q	Q (т + 1)
0	0	0
1	0	1
0	1	1
1	1	0

Применение триггеров

Это различные типы триггеров, используемых в цифровых электронных схемах, и области применения триггеров указаны ниже.

• Счетчики
• Делители частоты
• Регистры сдвига
• Регистры памяти

---

Эта статья была впервые опубликована 17 августа 2017 г.

и обновлена ​​29 июня 2021 г.

Вьетнамки типа D

• Изучив этот раздел, вы сможете:
• Понимание работы триггеров типа D и банки:
• • Опишите типичные области применения триггеров типа D.
• • Распознавайте стандартные обозначения схем для триггеров типа D.
• • Распознавать триггерные интегральные схемы типа D.
• Узнайте об альтернативных формах шлепанцев типа D.
• • Триггеры типа D с синхронизацией по фронту.
• • Переключить шлепанцы.
• • Прочее.
• Постройте временные диаграммы, поясняющие работу триггеров типа D.
• Используйте программное обеспечение для моделирования триггеров типа D.

Рис. 5.3.1 Триггер типа D с триггером уровня

Вьетнамки типа D

Главный недостаток триггера SR (т. е. его неопределенный выход и недопустимые логические состояния), описанный в модуле цифровой электроники 5.2, преодолевается триггером типа D. Этот триггер, показанный на рис. 5.3.1 вместе с его таблицей истинности и типичным условным обозначением схемы, может быть назван триггером данных из-за его способности «фиксировать» и запоминать данные, или триггером задержки. потому что фиксация и запоминание данных могут использоваться для создания задержки в прохождении этих данных по цепи.Поэтому, чтобы избежать двусмысленности в названии, его обычно называют просто D-типом. Самая простая форма триггера типа D — это, по сути, высокоактивный тип SR с дополнительным инвертором, чтобы гарантировать, что входы S и R не могут одновременно иметь высокий или низкий уровень. Эта простая модификация предотвращает как неопределенные, так и недопустимые состояния триггера SR. Входы S и R теперь заменены одним входом D, и все триггеры типа D имеют вход синхронизации.

Операция.

Пока на входе тактовой частоты низкий уровень, изменения на входе D не влияют на выходы. Таблица истинности на рис. 5.3.1 показывает это как состояние «безразличие» (X). Базовый триггер типа D, показанный на рис. 5.3.1, называется триггером типа D с запуском по уровню, потому что то, активен ли вход D или нет, зависит от логического уровня входа часов.

При условии, что на входе CK высокий уровень (при логической 1), то какое бы логическое состояние ни было на D, появится на выходе Q и (в отличие от триггеров SR) Q всегда является инверсией Q).

На рис. 5.3.1, если D = 1, то S должно быть 1, а R должно быть 0, поэтому Q устанавливается равным 1.

Или

Если D = 0, тогда R должно быть 1, а S должно быть 0, в результате чего Q сбрасывается на 0.

Защелка данных

Название Data Latch относится к триггеру типа D, который запускается по уровню, так как данные (1 или 0), появляющиеся в D, могут быть удержаны или ‘зафиксированы’ в любое время, пока вход CK находится на высоком уровне (логика 1).

Как видно из временной диаграммы, представленной на рис 5. 3.2, если данные в D изменяются в течение этого времени, выход Q принимает тот же логический уровень, что и D.

.

Рис. 5.3.2 Временная диаграмма для триггера типа D, запускаемого по уровню

Сквозная пульсация

На рис. 5.3.2 также показана возможная проблема с триггером типа D, срабатывающим по уровню; если есть изменения в данных в течение периода, когда тактовый импульс находится на высоком уровне, логическое состояние в Q изменяется в соответствии с D, и « запоминает » только последнее входное состояние, которое произошло во время тактового импульса (период RT в Инжир.5.3.2). Этот эффект называется «сквозная пульсация», и хотя он позволяет использовать триггер типа D, запускаемый по уровню, в качестве переключателя данных, разрешая передачу данных только от D к Q до тех пор, пока CK удерживается на логической 1, это не может быть желательным свойством во многих типах схем.

Рис. 5.3.3 Триггер типа D с запуском по фронту с установкой и сбросом

Триггер типа D с кромкой

К счастью, пульсацию можно в значительной степени предотвратить с помощью триггера типа D с запуском по краю, показанного на рис. 3.3.

Тактовый импульс, подаваемый на триггер, сокращается до очень узкого положительного тактового импульса длительностью всего около 45 нс за счет использования логического элемента И и подачи тактового импульса непосредственно на вход ‘a’, но с задержкой его поступления на вход ‘b ‘, пропустив его через 3 инвертора. Это инвертирует импульс, а также задерживает его на три задержки распространения (около 15 нс на затвор инвертора для затворов серии 74HC). Таким образом, логический элемент И создает логическую единицу на своем выходе только в течение 45 нс, когда оба ‘a’ и ‘b’ находятся на логической 1 после нарастающего фронта тактового импульса.

Синхронные и асинхронные входы

Дальнейшим усовершенствованием рис. 5.3.3 является добавление двух дополнительных входов SET и RESET, которые фактически являются исходными входами S и R базового триггера SR, активируемого низким уровнем.

Рис. 5.3.4 Триггер типа D с запуском по фронту

Обратите внимание, что теперь есть небольшая разница между активными низкими входами Set (S) и Reset (R) и входом D. Вход D СИНХРОННЫЙ, то есть его действие синхронизировано с часами, но входы S и R являются АСИНХРОННЫМИ i.е. их действие НЕ синхронизировано с часами. Входы SET и RESET на рис. 5.3.4 являются «активными на низком уровне», что показано кружками инверсии на входах S и R, что указывает на то, что они действительно являются S и R.

Триггер срабатывает по положительному фронту, что показано на входе CK на рис. 5.3.4 символом клина. Клин, сопровождаемый инверсионным кругом, будет указывать на срабатывание по отрицательному (спадающему) фронту, хотя это обычно не используется на триггерах типа D.

Рис.5.3.5 Типичные условные обозначения для триггеров с торцевым спуском типа D

Временная диаграмма

«Триггер типа D, запускаемый по фронту, с асинхронной предустановкой и возможностью сброса», хотя и был разработан на основе базового триггера SR, становится очень универсальным триггером с множеством применений. Временная диаграмма, иллюстрирующая действие устройства, запускаемого по положительному фронту, показана на рис. 5.3.5.

На положительных фронтах тактовых импульсов a и b на входе D высокий уровень, поэтому Q также высокий.

Непосредственно перед импульсом c на входе D устанавливается низкий уровень, поэтому на положительном фронте импульса c Q становится низким.

Между импульсами c и d асинхронный вход S переходит в низкий уровень и сразу устанавливает высокий уровень Q.

Затем триггер игнорирует импульс d, пока S имеет низкий уровень, но поскольку S возвращается в высокое состояние, а D также вернулся в свое высокое состояние до импульса e, Q остается высоким во время импульса e.

При положительном фронте импульса h низкий уровень входа D остается, сохраняя Q низким, но между импульсами h и i вход S становится низким, подавляя любое действие D и немедленно делая Q высоким.

D все еще имеет высокий уровень на положительном фронте импульса f, и поскольку триггер запускается по положительному фронту, изменение логического уровня D во время импульса f игнорируется до тех пор, пока не появится положительный фронт импульса g, который сбрасывает Q на свой низкий уровень.

Тактовый импульс i снова игнорируется из-за того, что S находится в активном низком состоянии, а Q остается на высоком уровне под управлением S до момента непосредственно перед импульсом j. На положительном фронте импульса j вход D восстанавливает контроль, но, поскольку D высокий, а Q уже высокий, выход Q не изменяется.

Наконец, непосредственно перед импульсом k, вход асинхронного сброса (R) переходит в низкий уровень и сбрасывает Q на низкий уровень (логический 0), что снова заставляет вход D игнорироваться.

Триггер типа D, запускаемый по фронту Резюме:

• При положительном фронте импульса CK Q примет тот же уровень, что и вход D, если только один из асинхронных входов не имеет управления.

• Логический 0 на асинхронном входе S в любой момент приведет к тому, что Q будет установлен в логическую 1 с момента, когда S перейдет в низкий уровень, до тех пор, пока первый импульс CK после S не вернется в логическую 1.

• Логический 0 на асинхронном входе R приведет к сбросу Q до логического 0 с момента, когда R перейдет в низкий уровень, до тех пор, пока первый импульс CK после R не вернется к логической 1.

• Действие асинхронных входов отменяет любое действие входа D.

• Оба асинхронных входа не должны иметь низкий уровень одновременно, так как Q и ​​Q будут иметь логическую 1. Это недопустимое состояние.

Рис. 5.3.6 Триггер ведущего ведомого типа D

Триггер ведущего ведомого устройства типа D

Еще одна версия триггера типа D показана на рис.5.3.6 где два триггера типа D объединены в одно устройство, это триггер типа «ведущий-ведомый». Обозначения схемы для устройства ведущий-ведомый очень похожи на символы для триггеров с триггером, запускаемым по краю, но теперь разделены на две части пунктирной линией, как также показано на рис. 5.3.6.

FF1 (главный триггер) — это устройство, запускаемое по положительному фронту, и инвертированная версия импульса CK подается с основного входа CK на FF2 (ведомый), также срабатывает по положительному фронту.Обратите внимание, что хотя входы тактовых импульсов на символах схемы предполагают, что это устройство, запускаемое по отрицательному фронту, данные фактически берутся в FF1 на ПОЛОЖИТЕЛЬНОМ фронте импульса CK. Данные, конечно, также появляются в q1 в это время, но поскольку импульс CK инвертируется в ck2, FF2 одновременно видит спадающий фронт, поэтому игнорирует данные на d2.

После положительного фронта внешнего импульса CK, FF1 игнорирует любые дальнейшие данные в D, а на отрицательном фронте внешнего импульса CK данные, хранящиеся в q1, принимаются на вход d2 FF2, который теперь видит положительный фронт инвертированного импульса CK.Поэтому данные вводятся в D на положительном переднем (переднем) фронте CK-импульса, а затем появляются в Q на отрицательном переднем (заднем) фронте CK-импульса.

Рис. 5.3.7 Временная диаграмма для триггера ведущий-ведомый типа D

Рассматривая главный ведомый триггер как единое устройство, взаимосвязь между входом тактовой частоты (CK) и выходом Q действительно выглядит как устройство, запускаемое по отрицательному фронту, поскольку любое изменение на выходе происходит на заднем фронте тактовой частоты. пульс.Однако, как показано на рис. 5.3.7, на самом деле это не запуск по отрицательному фронту, потому что данные, появляющиеся в Q, когда тактовый импульс возвращается к логическому 0, на самом деле являются данными, которые присутствовали на входе D на RISING фронте CK. пульс. Любые дальнейшие изменения, которые могут произойти в данных на входе D во время тактового импульса, игнорируются. Триггеры типа «ведущий-ведомый» типа D также доступны с асинхронными входами S и R, что делает их действительно очень универсальным устройством.

Переключатель-триггер

Рис.5.3.8 Тип D с запуском по фронту, преобразованный в триггер

Перекидные триггеры являются основными компонентами цифровых счетчиков, и все устройства типа D могут быть адаптированы для такого использования. Когда для подсчета используется электронный счетчик, фактически подсчитываются импульсы, появляющиеся на входе CK, которые могут быть либо регулярными импульсами, полученными от внутренних часов, либо они могут быть нерегулярными импульсами, генерируемыми каким-либо внешним событием.

Когда тумблерный триггер используется в качестве одного из каскадов счетчика, его выход Q переходит в противоположное состояние (переключается) на высокий или низкий уровень на каждом тактовом импульсе.Большинство триггеров, срабатывающих по фронту, можно использовать в качестве триггеров с переключением, включая тип D, который можно преобразовать в триггеры с переключением с простой модификацией. Теоретически все, что необходимо для преобразования типа D, запускаемого фронтом, в тип T, — это подключить выход Q непосредственно к входу D, как показано на рис. 5.3.8. Фактический ввод теперь — СК. Эффект этого режима работы также показан на временной диаграмме на рис. 5.3.8 с использованием триггера D-типа, запускаемого положительным фронтом.

Переключение работы триггера

Предположим, что изначально CK и Q = 0.Тогда Q и D должны быть 1. На переднем фронте импульса CK логическая 1 в D разрешается в триггер, а в конце задержки распространения триггера появляется в Q, а Q меняется на логический 0 одновременно.

Этот логический 0 теперь возвращается обратно в D, но важно, чтобы он не сразу принимался на вход D, иначе могут возникнуть колебания, когда D постоянно изменяется между 1 и 0. Однако из-за задержки распространения триггера, когда логический 0 из Q поступает в D, очень короткий период запуска по фронту завершится, и изменение данных в D будет проигнорировано.

При следующем нарастающем фронте CK тактового сигнала 0 в D теперь переходит в Q, снова создавая Q и D логической 1. Таким образом, выход Q триггера переключается на каждом положительном фронте импульса CK.

Поскольку выход Q меняет состояние при каждом нарастающем фронте тактового импульса, период 0 и период 1 выхода Q всегда будут иметь одинаковую длину, а на выходе будет прямоугольная волна с отношением метки к пространству 1: 1, его частота будет вдвое меньше, чем у CK.

Чтобы использовать триггеры-переключатели в качестве простых двоичных счетчиков, несколько триггеров-переключателей могут быть подключены каскадом, при этом выход Q первого триггера в серии должен быть подключен к входу CK следующего триггера. флоп и так далее.Это тоже принцип частотного деления. Как именно счетчики и делители могут быть построены из триггеров, объясняется в модуле последовательной логики 5.6.

Время передачи данных

Однако на практике использование прямой обратной связи от Q к D может вызвать проблемы, поскольку для обеспечения стабильной работы и предотвращения нежелательных колебаний в любой цифровой схеме важно, чтобы любые изменения логического уровня, происходящие в D, были стабильными, ( без перерегулирования, звона и т. д.) и на допустимом логическом уровне в течение короткого периода до и после того, как тактовый сигнал вызывает изменение. Эти периоды называются временем установки и удержания.

Рис. 5.3.9 Синхронизированная логическая установка и время удержания

Хотя легко представить, что тактовый сигнал инициирует изменение в определенное время, например когда возникает его нарастающий фронт, данные фактически синхронизируются на входе D, когда форма сигнала CK достигает определенного уровня напряжения. В затворах серии 74HC этот уровень составляет 50% от V _DD , как показано на рисунке 5.3.9. Это показывает в расширенных временных деталях переходы, происходящие на входах D и CK триггера, запускаемого положительным фронтом.

Чтобы гарантировать правильный запуск, важно, чтобы данные на входе D установились на допустимый логический уровень до того, как тактовый сигнал инициирует какое-либо изменение. Следовательно, должно пройти некоторое время с момента, когда вход D впервые станет действительным, чтобы дать время для любого медленного нарастающего импульса, любого выброса или звонка до того, как тактовый импульс выполнит выборку логического уровня.

Например, время между точкой (a) на рис. 5.3.9, где D изначально падает ниже 50% от V _DD , и временем, когда CK повышается до своего порогового значения срабатывания 50% V _DD (точка b ) называется временем настройки (t _setup или t _su ), а в микросхемах серии 74HC оно обычно составляет от 5 до 15 нс.

После точки запуска должен быть следующий период (от b до c на рис. 5.3.9), в течение которого данные в D должны оставаться на том же допустимом логическом уровне, чтобы гарантировать, что правильный логический уровень был принят.Это время называется временем удержания (t _hold или t _h ) и обычно составляет около 3 нс в ИС серии 74HC.

В схемах с последовательной логикой точная синхронизация жизненно важна. При проектировании схемы необходимо учитывать не только время установки и удержания, но также время распространения логических элементов или триггеров на каждом пути, по которому цифровой сигнал проходит через схему. Неспособность правильно рассчитать время может привести к таким проблемам, как «сбои», то есть внезапные резкие скачки, поскольку такое устройство, как триггер, мгновенно производит переход с одного логического уровня на другой и обратно.Такие сбои могут быть очень короткими (несколько наносекунд), но достаточными для переключения другого устройства на неверный логический уровень.

В таких устройствах, как триггеры, использующие как запуск, так и обратную связь, неправильная синхронизация также может привести к нестабильности и нежелательным колебаниям. Избежание таких проблем является основной причиной использования устройств запуска по фронту и устройств «ведущие ведомые».

ИС для триггеров типа D

Список микросхем триггеров типа D представлен ниже.

D Триггер в цифровой электронике

В схеме SR NAND Gate Bistable неопределенное входное условие SET = «0» и RESET = «0» запрещено.Это недостаток триггера SR. Это состояние:

1. Отменить действие фиксации обратной связи.
2. Установить оба выхода на 1.
3. Потеря управления входом, который сначала переходит в 1, а на другом входе остается «0», с помощью которого контролируется результирующее состояние защелки.

Нам нужен инвертор , чтобы этого не происходило. Мы подключаем инвертор между входами Set и Reset для создания другого типа триггерной схемы, называемой D триггер , Delay flip flop, D-type Bistable, D-type flip flop.

D-триггер — самый важный триггер из других типов с тактовой частотой. Это гарантирует, что одновременно оба входа, то есть S и R, никогда не будут равны 1. Триггер задержки разработан с использованием стробируемого триггера SR с инвертором, подключенным между входами, что позволяет использовать один вход. D (Данные).

Этот единственный вход данных, который обозначен буквой «D», используется вместо входа «Set», а для дополнительного входа «Reset» используется инвертор. Таким образом, чувствительный к уровню D-тип или D-триггер сконструирован из чувствительного к уровню SR-триггера.

Итак, здесь S = D и R = ~ D (дополнение к D)

Блок-схема

Принципиальная схема

Мы знаем, что триггер SR требует двух входов, то есть один для «УСТАНОВКИ» выхода, а другой для «СБРОСА» выхода. Используя инвертор, мы можем устанавливать и сбрасывать выходы только с одним входом, поскольку теперь два входных сигнала дополняют друг друга. В SR-триггере, когда оба входа равны 0, это состояние больше невозможно. Это двусмысленность, которая устраняется дополнением в D-триггере.

В триггере D единственный вход «D» называется входом «Данные». Когда вход данных установлен на 1, триггер будет установлен, а когда он установлен на 0, триггер изменится и станет сброшен. Однако это было бы бессмысленно, поскольку выходной сигнал триггера всегда будет изменяться при каждом импульсе, подаваемом на этот вход данных.

Вход «CLOCK» или «ENABLE» используется, чтобы избежать этого для изоляции входных данных от схемы фиксации триггера. Когда вход часов установлен на истину, условие входа D копируется только на выход Q.Это составляет основу другого последовательного устройства, называемого D Flip Flop .

Когда вход часов установлен на 1, входы «set» и «reset» триггера установлены на 1. Таким образом, он не изменит состояние и не сохранит данные, присутствующие на его выходе до того, как произойдет переход часов. . Проще говоря, выход «фиксируется» на 0 или 1.

Таблица истинности для триггера D-типа

Символы ↓ и ↑ указывают направление тактового импульса. Триггер D-типа принял эти символы в качестве триггеров фронта.

---

Вьетнамки — обзор | Темы ScienceDirect

2.3.3 Триггеры

Триггеры могут быть сконструированы из двух установленных вплотную прозрачных защелок, как показано на рис. 2.14. Когда часы на низком уровне, первая защелка прозрачна, а вторая — непрозрачна. Следовательно, данные будут продвигаться к внутреннему узлу X. Когда часы возрастут, первая защелка станет непрозрачной, блокируя новые входы, а вторая защелка станет прозрачной. Время установки триггера — это время установки первой защелки.Задержка от часов до Q — это время с момента, когда данные находятся в динамическом узле первой защелки и тактовые импульсы повышаются, до тех пор, пока данные не достигнут выхода триггера. Следовательно, очевидно, что сумма задержек установки и времени до Q триггера равна сумме задержек распространения через защелки, потому что в обоих случаях данные должны проходить через две защелки. Комбинируя это наблюдение с уравнениями 2.2 и 2.3, мы видим, что накладные расходы триггерной системы хуже, чем у прозрачной защелкивающейся системы, из-за перекоса часов.

Рисунок 2.14. Триггер из прозрачных защелок

На практике защелки, используемые в триггерах, могут быть немного проще, чем те, которые используются в автономных приложениях, потому что внутренний узел X защищен и не требует полной буферизации двух подключенных защелки. На рисунке 2.15 показаны такие оптимизированные триггеры, построенные из защелок затвора передачи и защелок TSPC.

Рисунок 2.15. Оптимизированные реализации триггера: традиционный (a) и TSPC (b)

Помните, что перекос между задними фиксаторами триггера должен быть небольшим, иначе триггер может иметь внутреннюю проблему минимальной задержки.Эта проблема проиллюстрирована на рисунке 2.16. Предположим, что φ сильно искажен относительно φ, возможно, потому, что локальный инвертор малоразмерен и, следовательно, слишком медленный. Когда часы падают, оба транзистора P ₁ и P ₂ на рисунке 2.15 будут одновременно включены в течение короткого периода времени. Это позволяет данным проходить от D к Q в течение этого времени, эффективно дискретизируя вход по заднему фронту тактового сигнала. Этой проблемы можно избежать, убедившись, что инвертор ϕ¯ достаточно быстр, чтобы выключить P ₂ до поступления новых данных.Защелки TSPC невосприимчивы к этой проблеме, потому что они используют только один тактовый сигнал, но подвержены внутренним скачкам, когда наклон тактового сигнала очень медленный, что приводит к одновременному включению транзисторов с синхронизацией NMOS и pmos во время перехода. Модифицированная традиционная конструкция триггера, основанная на трехсторонних защелках вместо защелок затвора передачи, показанная на рис. 2.17 [24], также позволяет избежать внутренних гонок, поскольку данные будут проходить через транзисторы NMOS одного трехстояния и PMOS-транзисторы другого трехстороннего состояния, а не через транзисторы. pmos-транзисторы обоих каскадов.Конечно, хотя необходимо избегать внутренних скачков, это не устраняет проблему минимальной задержки между триггерами.

Рисунок 2.16. Смещение часов может вызвать внутреннюю гонку в триггерах.

Рисунок 2.17. Конструкция триггера без гонок

Традиционный триггер можно сделать статическим, добавив обратную связь на динамические узлы после каждого из двух ворот передачи. Это было бы очень дорого в триггере TSPC по трем причинам: (1) наличие трех динамических узлов вместо двух, (2) отсутствие инвертированной версии каждого узла для обратной связи и (3) отсутствие дополнительных часов для работы ворот передачи.

Полудинамический триггер Класса (SDFF) [47, 48] на рис. 2.18 основан на другой идее. Как и импульсная защелка Партови, она работает по принципу пересекающихся импульсов. По сравнению с защелкой Partovi, она может иметь немного меньшую задержку распространения, но запускается по фронту и, таким образом, теряет устойчивость к перекосу и возможности заимствования времени импульсных защелок. Класс SDFF заменяет статический логический элемент nand импульсной защелки Partovi, показанный на рис. 2.13, на динамический nand. Поскольку узел X гарантированно монотонно падает при высоком тактовом сигнале, выходной каскад также можно упростить, удалив N _{3 ·} . Другая модификация состоит в том, что ϕ¯D стробируется X. Если D низкий, ϕ¯D упадет на три задержки затвора после повышения тактовой частоты, обеспечивая очень узкий импульс. Если D высокий, X начнет понижаться, и ϕ¯D не упадет. Это дает больше времени для X , чтобы полностью упасть, и якобы позволяет получить более узкий импульс, чем это было бы возможно, если бы X приходилось тянуть от высокого до минимума во время импульса. Еще одно преимущество состоит в том, что быстрая и относительно сложная логика может быть встроена в первую ступень, которая ведет себя как динамический вентиль.Защелке требуются инверторы с перекрестной связью как на X , так и на Q для полностью статической работы. Недостатком обычных триггеров является то, что, как и у импульсных триггеров, время удержания увеличивается на ширину импульса.

Рисунок 2.18. Класс полудинамический триггер

Еще одна конструкция триггера — это триггер с усилителем чувствительности (SAFF) [28, 55, 58] на рис. 2.19, который использовался в Alpha 21264 и в StrongARM. Триггер требует дифференциальных входов и производит дифференциальный выход.Его можно понимать как двойной буфер домино с регенеративной обратной связью, за которым следует SR-защелка на выходе для сохранения состояния выхода во время предварительной зарядки. Примечательно, что единственный транзистор N ₄ служит для стабилизации защелки; этот транзистор можно не использовать в динамических реализациях.

Рисунок 2.19. Триггер усилителя чувствительности

При низком тактовом сигнале транзистор оценки N ₁ выключен и транзисторы предварительной зарядки P ₃ и P ₄ вытягивают внутренние узлы X и X¯ высокая. Когда часы повышаются, один из входов будет иметь более высокое напряжение, чем другой. Это вызовет опускание соответствующего узла X или X¯. Транзисторы P ₁ , P ₂ , N ₅ и N ₆ вместе образуют пару инверторов с перекрестной связью, которая выполняет регенеративную обратную связь для усиления разницы между X и ИКС. Первоначально оба N ₅ и N ₆ включены, что позволяет любой из сторон тянуть низко.Когда одна сторона опускается, транзистор NMOS на другой стороне начинает отключаться, а транзистор pmos начинает включаться, удерживая другую сторону на высоком уровне. Как только одна сторона полностью опущена, триггер перестает реагировать на входные изменения, поэтому время удержания довольно короткое. Если входной сигнал изменяется, внутренние узлы можно оставить плавающими, если только слабый статификатор N ₄ не доступен для обеспечения тонкой струйки тока. Когда часы падают, внутренние узлы предварительно заряжают, но перекрестно связанные вентили nand на выходе служат в качестве защелки SR для сохранения значения.

SAFF не очень быстрый триггер общего назначения. Один из внутренних узлов должен сначала опуститься, в результате чего один из выходов повысится, а затем другой выход упадет, что приведет к трем задержкам гейта на флопе. Однако у SAFF есть и другие преимущества. Он используется в Alpha 21264 для усиления размаха сигнала 200 мВ [22] из файла регистров и на других сильно загруженных внутренних шинах, что значительно сокращает задержку размаха входного сигнала. Поскольку ядро ​​флопа — это просто ворота домино с двумя направляющими, в гейт легко встроить логику для большей скорости.Однако следует проявлять осторожность при включении логики, чтобы избежать шума разделения заряда, который неправильно отключает усилитель считывания. Наконец, когда триггер взаимодействует с логикой домино, защелка SR может быть удалена, потому что логике домино не нужны входы, чтобы оставаться стабильной в течение всего цикла. Таким образом, SAFF — хороший выбор для определенных приложений, в которых его уникальные особенности полезны.

Стоянович и Оклобджия тщательно изучили варианты триггеров [81]. Исследование было сосредоточено на произведении задержки мощности, а не на задержке при фиксированных характеристиках входной и выходной емкости.Было установлено, что Klass SDFF является самым быстрым, в то время как традиционный триггер, состоящий из двух прозрачных защелок, обеспечивает самую низкую задержку мощности.

D Flip Flop — Учебники по цифровой электронике

Триггер — это базовый строительный блок последовательных логических схем. Это схема, которая имеет два стабильных состояния и может хранить один бит информации о состоянии. Выход изменяет состояние сигналами, подаваемыми на один или несколько управляющих входов.

Базовый D-триггер имеет вход D (данные), вход синхронизации и выходы Q и Q (обратные Q).При желании он также может включать PR (Preset) и CLR. (Очистить) контрольные входы.

Таблица истинности и диаграмма

Симулировать

Вход часов обычно имеет треугольный вход. Этот триггер представляет собой триггер с положительным фронтом. Этот означает, что триггер изменяет выходное значение только тогда, когда тактовый сигнал находится на положительном фронте (или нарастающем фронте тактового сигнала). Существует также триггер, запускаемый по отрицательному фронту, который изменяется при отрицательном фронте тактового сигнала (или спадающем фронте тактового сигнала).

Примечания

• Зеленый переключатель — это переключатель включения / выключения (похож на переключатель освещения в помещении).Красный переключатель — это переключатель мгновенного действия. (аналогично выключателю дверного звонка — обычно выключен).
• Q ₀ — предыдущее состояние Q, а Q ₀ — предыдущее состояние Q.
• PR и CLR асинхронные входы — то есть выход немедленно реагирует на эти входные данные. Это активные низкие входы. Нажмите на соответствующих зеленых переключателях и наблюдайте.
  • PR предварительно устанавливает вывод на 1, а CLR сбрасывает вывод на 0.
  • И PR, и CLR не может быть низким одновременно — выход не определен.
• с PR и CLR установите высокий уровень, нажмите D (зеленый), CLK (красный) и наблюдайте.
  • Q следует за D на переднем фронте CLK, только когда оба PR и CLR высоки.
  • Когда CLK остается низким (или высоким, т. Е. Без тактового перехода), изменение входа D не влияет на выход Q (или Q равно Q ₀ , предыдущее состояние).
  • D является синхронным входом, т.е. выход изменяется только при наличии фронта тактового сигнала (в этом примере нарастающий фронт часов).
• Установив как PR, так и CLR до высокого, он идентичен базовому D-триггеру без этих двух управляющих сигналов.
• Посмотрите видео, чтобы узнать, как редактировать ввод (толстый) формы волны.

FAQ

1. Выход Q теперь равен 0. Какими двумя способами можно изменить выход Q на 1?
2. PR = 0. D = 0. CLK имеет нарастающий фронт синхросигнала. Почему Q выводит не следовать D и поменять на 0?

Приложения

Счетчик пульсации деления на 4 — Соединяя D с Q, мы получаем счетчик деления на 2.Частота на выходе Q по сравнению с тактовой частотой входного сигнала частота CLK делится на два. Используя 2 триггера, можно рассчитать счетчик пульсаций деления на 4. полученный. Путем каскадирования n триггеров мы получаем деление на 2 ^{n счетчик} .

Счетчик звонков — Счетчик звонков — это сдвиговый регистр (каскадное соединение триггеры) с выходом последнего триггера, соединенным со входом первого.

Счетчик Джонсона — Счетчик Джонсона представляет собой модифицированный кольцевой счетчик, где инвертированный выход последнего триггера соединен со входом первого.

Поскольку доходы от рекламы падают, несмотря на рост числа посетителей, нам нужна ваша помощь в поддержании и улучшении этого сайта, что требует времени, денег и тяжелого труда. Благодаря щедрости наших посетителей, которые давали ранее, вы можете использовать этот сайт бесплатно.

Если вы получили пользу от этого сайта и можете, пожалуйста, отдать 10 долларов через Paypal . Это позволит нам продолжаем в будущее. Это займет всего минуту. Спасибо!

Я хочу дать!

Вьетнамки

Вьетнамки выдержки из:

http: // www.elec.uq.edu.au/~3e211/pracs/prac2/prac2.htm
Кафедра компьютерных наук и электротехники
Университет Квинсленда
Сент-Люсия Qld 4072 Австралия
 

Элементы памяти в последовательной схеме называются триггерами . Шлепки схема имеет два выхода, один для нормального значения и один для дополнительного значения сохраненный бит. Двоичная информация может входить в триггер разными способами и вызывать к разным типам шлепанцев.

Введение — Базовая схема триггера

Схема триггера может быть построена из двух вентилей И-НЕ или двух вентилей ИЛИ-НЕ.Эти триггеры показаны на рисунках 2 и 3. Каждый триггер имеет два выхода, Q и Q ‘, и два входа, , набор и сбросить . Этот тип триггера упоминается как триггер SR или Защелка SR . Триггер на рисунке 2 имеет два полезных состояния. Когда Q = 1 и Q ‘= 0, он находится в состоянии установки (или 1-состоянии). Когда Q = 0 и Q ‘= 1, он находится в состоянии сброса (или 0-состояние). Выходы Q и Q ‘дополняют друг друга и называются нормальный и дополнительный выходы соответственно.Двоичное состояние триггера принимается равным быть значением нормального вывода.

Когда 1 применяется к обоим входам установки и сброса триггера в На рисунке 2 оба выхода Q и Q ‘переходят в 0. Это условие нарушает тот факт, что оба выхода дополняют друг друга. При нормальной работе это условия следует избегать, убедившись, что единицы не применяются к обоим входам одновременно.

(а) Логическая схема

(б) Таблица истинности

Рисунок 2. Базовая схема триггера с вентилями NOR

(а) Логическая схема

(б) Таблица истинности

Рисунок 3. Базовая триггерная схема с логическими элементами NAND

Базовая триггерная схема NAND на рисунке 3 (a) работает с входами обычно на 1, если не нужно менять состояние триггера. 0 применяется мгновенно на вход набора заставляет Q перейти к 1 и Q ‘перейти к 0, помещая триггер в набор штат.Когда оба входа переходят в 0, оба выхода переходят в 1. Этого условия следует избегать. в нормальном режиме работы.

Назад к содержанию

---

Введение — тактовый SR Flip-Flop

Триггер SR с синхронизацией, показанный на рисунке 4, состоит из базового ИЛИ триггер и два логических элемента И. Выходы двух логических элементов И остаются равными 0 до тех пор, пока тактовый импульс (или CP) равен 0, независимо от входных значений S и R. Когда идет тактовый импульс на 1, информация от входов S и R проходит к базовому триггеру.С обоими S = 1 и R = 1, появление тактового импульса приводит к тому, что оба выхода на мгновение переходят в 0. Когда импульс удален, состояние триггера является неопределенным, т. Е. Любое состояние может произойти, в зависимости от того, остается ли вход установки или сброса триггера на 1 больше чем переход к 0 в конце импульса.

(а) Логическая схема

(б) Таблица истинности

Рисунок 4. Триггер SR с синхронизацией

Назад к содержанию

---

Введение — D-триггер

D-триггер, показанный на рисунке 5, представляет собой модификацию тактовой частоты. Шлепанцы SR.Вход D идет напрямую на вход S, а дополнительный вход D переходит на вход R. Вход D дискретизируется во время появления тактового импульса. Если это равно 1, триггер переключается в установленное состояние (если оно еще не было установлено). Если это 0, триггер перейдет в чистое состояние.

(a) Логическая схема с вентилями NAND

(b) Графический символ

(c) Таблица переходов

Рисунок 5. Шлепанцы Clocked D

Назад к содержанию

---

Введение — JK Flip-Flop

Триггер JK — это усовершенствование триггера SR в том смысле, что неопределенное состояние Тип SR определен в типе JK. Входы J и K ведут себя как входы S и R для установки и очистите триггер (обратите внимание, что в триггере JK буква J означает набор, а буква K для ясности). Когда входы логической 1 применяются одновременно к J и K, триггер переключается в состояние дополнения, т.е., если Q = 1, переключается на Q = 0 и наоборот.

Триггер JK с синхронизацией показан на рисунке 6. Выход Q соединен оператором AND с K и CP, так что триггер сбрасывается во время тактового импульса, только если Q был ранее 1. Точно так же выход Q ‘соединяется с входами J и CP так, чтобы триггер был установлен с тактовый импульс, только если Q ‘ранее был 1.

Обратите внимание, что из-за соединения обратной связи в триггере JK сигнал CP, который остается 1 (в то время как J = K = 1) после того, как выходы были дополнены один раз, вызовет повторные и непрерывные переходы выходов.Чтобы этого избежать, тактовые импульсы должны иметь время продолжительность меньше, чем задержка распространения через триггер. Ограничение на Ширина импульса может быть устранена с помощью конструкции ведущий-ведомый или с запуском по фронту. Одинаковый рассуждения также применимы к T-триггеру, представленному ниже.

(а) Логическая схема

(b) Графический символ

(c) Таблица переходов

Рисунок 6. Триггер JK с синхронизацией

Назад к содержанию

---

Введение — T-триггер

T-триггер — это версия JK-триггера с одним входом.Как показано в На рисунке 7 T-триггер получается из типа JK, если оба входы связаны вместе. Выход T-триггера «переключается» с каждым тактовым импульсом.

(а) Логическая схема

(b) Графический символ

(c) Таблица переходов

Рисунок 7. T-триггер с тактовым управлением

Назад к содержанию

---

Введение — Срабатывание триггеров

Состояние триггера изменяется мгновенным изменением входного сигнала.Это изменение называется триггером, а вызываемый им переход — триггером. В основные схемы рисунков 2 и 3 требуется триггер входа, определяемый изменением уровня сигнала. Этот уровень необходимо вернуть до исходного уровня до того, как будет применен второй триггер. Шлепанцы с тактовой частотой запускаются импульсы.

Путь обратной связи между комбинационной схемой и элементами памяти в Рисунок 1 может вызвать нестабильность, если выходы памяти элементы (триггеры) меняются, а выходы комбинационной схемы, идущие на входы триггеров выбираются тактовым импульсом.Способ решить обратную связь проблема синхронизации состоит в том, чтобы сделать триггер чувствительным к переходу импульса, а не к длительность импульса.

Тактовый импульс проходит через два перехода сигнала: от 0 до 1 и возврат от 1 до 0. Как показано на рисунке 8, положительный переход определяется как положительный край и отрицательный переход как отрицательный край.

Рисунок 8. Определение перехода тактовых импульсов

Уже введенные синхронизированные триггеры срабатывают во время положительного фронта Pulse, и переход между состояниями начинается, как только импульс достигает уровня логической 1.Если другие входы изменяются, пока часы все еще равны 1, может возникнуть новое состояние выхода. Если триггер должен реагировать только на положительный (или отрицательный) краевой переход, вместо этого от всей длительности импульса проблема множественных переходов может быть устранена.

Назад к содержанию

---

Введение — Триггер ведущий-ведомый

Триггер ведущий-ведомый состоит из двух отдельных триггеров. Один контур обслуживает как хозяин, а другой как раб.Логическая схема триггера SR показана на Рисунок 9. Главный триггер активирован на положительном фронте тактовый импульс CP и ведомый триггер блокируются инвертором. Информация на внешние входы R и S передаются на главный триггер. Когда пульс возвращается значение 0, главный триггер отключен, а ведомый триггер включен. Раб Затем триггер переходит в то же состояние, что и главный триггер.

Рисунок 9. Логическая схема триггера ведущий-ведомый

Временные отношения показаны на рисунке 10, и предполагается, что триггер находится в открытом состоянии до появления тактового импульса.Выход Состояние триггера ведущий-ведомый возникает при отрицательном переходе тактового импульса. Некоторые триггеры ведущий-ведомый изменяют состояние выхода при положительном переходе тактовых импульсов. импульс за счет наличия дополнительного инвертора между клеммой CP и входом ведущего.

Рисунок 10. Временные отношения в триггере «главный-подчиненный».

Назад к содержанию

---

Введение — Триггер по фронту

Другой тип триггера, который синхронизирует изменения состояния во время перехода тактового импульса. это триггер, срабатывающий по краю.Когда входной тактовый импульс превышает определенный порог уровня, входы заблокированы, и дальнейшие изменения в триггере не будут затронуты. до тех пор, пока тактовый импульс не вернется к 0 и не появится другой импульс. Некоторые срабатывают по краю триггеры вызывают переход по положительному фронту тактового импульса (запускается по положительному фронту), и другие на отрицательном фронте импульса (запускаются по отрицательному фронту). Логическая схема триггера D-типа, срабатывающего по положительному фронту, показан на рисунке 11.

Рисунок 11. Триггер, срабатывающий по положительному фронту, типа D

При использовании в одной схеме триггеров разных типов необходимо убедиться, что все Выходы триггеров совершают свои переходы одновременно, т. е. во время отрицательного фронт или положительный фронт тактового импульса.

Назад к содержанию

---

Введение — прямые входы

Триггеры в корпусах IC иногда предоставляют специальные входы для установки или сброса триггер асинхронно.Их обычно называют предустановленными и очищенными. Они влияют на триггер без необходимости в тактовом импульсе. Эти данные полезны для того, чтобы триггеры переходят в исходное состояние перед их синхронизацией. Например, после питания включен в цифровой системе, состояния триггеров неопределенные. Активация входа очистки сбрасывает все триггеры до исходного состояния 0. Рисунок символ триггера JK с активным низким клиром показан на Рисунок 12.

(a) Графический символ

(б) Таблица переходов

Рисунок 12. Вьетнамки JK с прямым просветом

Назад к содержанию

---

Препарат

Подготовьте в своем практическом пособии следующее:

Базовый триггер

1. Изобразите логическую схему для не синхронизированного триггера логического элемента ИЛИ-НЕ.
2. Введите ожидаемую временную диаграмму для сигналов Q и Q ‘в Рисунок 13.

   Рис. 13. Временная диаграмма триггера затвора ИЛИ-НЕ

3. Изобразите логическую схему для разблокированного триггера логического элемента И-НЕ.
4. Введите ожидаемую временную диаграмму для сигналов Q и Q ‘в Рис 14.

   Рисунок 14. Временная диаграмма триггера логического элемента И-НЕ

Триггер ведущий-ведомый

1. Нарисуйте логическую схему, реализованную с помощью вентилей для триггера SR master-slave. на Рисунке 9. Используйте триггеры NOR gate.
2. Введите ожидаемую временную диаграмму для сигналов Y, Y ‘, Q и Q’ в Рисунок 15.

   Рисунок 15. SR временная диаграмма триггера ведущий-ведомый

Триггер по краю

1. Изобразите логическую схему для триггера, запускаемого положительным фронтом D-типа. Рисунок 11.
2. Введите ожидаемую временную диаграмму для сигналов S, R, Q и Q ‘в Рисунок 16.

   Рисунок 16. Временная диаграмма триггера с запуском по фронту D-типа

Назад к содержанию

---

Процедура

Используйте LogicWorks для моделирования подготовленных вами схем.Используйте переключатели из Библиотека ввода-вывода для входов и датчиков из библиотеки ввода-вывода для выходов. Поместите сигнал имена в цепи, чтобы сигналы были видны в окне синхронизации. Создать отдельный чертеж для каждой схемы.

Чтобы убедиться, что ваши схемы не пересекают границы страницы печати, проверьте Показать страницу Опция Outlines в меню Drawing | Display Options …

Распечатывайте схему и формы сигналов только для триггера «ведущий-ведомый» SR.

Назад к содержанию

---

Оборудование

Назад к содержанию

---

Список литературы

• Мано, М., «Цифровой дизайн», Прентис / Холл, 1984. Глава 6.
• Смит Р., «Схемы, устройства и системы», Wiley, 1980.
• «LogicWorks для Windows 3.0» от Capilano Computing Systems, Ltd., Аддисон-Уэсли, 1995.
• 74LS Данные устройства

Назад к содержанию

---

Что такое D-триггер? Схема, таблица истинности и работа.

SR-триггер — это основной строительный блок D-триггера. Как мы знаем, триггер SR имеет два входа (S, R) и два выхода (Q и

).

Если вы посмотрите на таблицу истинности SR-триггера, вы увидите следующее. На входе S устанавливается высокий уровень для хранения логической 1 или для установки триггера. Точно так же на входе R устанавливается высокий уровень для сохранения логического 0 или для СБРОСА триггера. Когда оба входа одинаковы, выход либо не изменяется, либо недействителен.

Состояния, полученные для одного и того же входа, не нужны для большинства приложений. Для таких приложений требуются только состояния SET и RESET. Для этих приложений мы можем использовать входы S и R, которые всегда дополняют друг друга .Триггер с такой функциональностью называется триггером данных , триггером задержки или D-триггером .

Схема D-триггера

D-триггер является наиболее важным из всех синхронизированных триггеров, поскольку он гарантирует, что оба входа S и R никогда не будут одинаковыми одновременно. Он создается путем соединения входов S и R с инвертором между ними, как показано ниже. Таким образом, D-триггер имеет единственный вход (D).

Заменяя вентиль НЕ на вентиль И-НЕ с одним входом, схема D-триггера становится

. Как вы можете видеть из схемы выше, вход D подается на вход SR-триггера.На вход «Set» триггера SR поступает вход D, а на вход «Reset» — дополнительный вход D (

).

Теперь давайте посмотрим, как работает D-триггер.

Таблица операций и истинности D-триггера

Если D = 1, то входы для SR-триггера S = 1, R = 0. Когда вы смотрите на таблицу истинности SR-триггера, следующим выходом состояния является логическая 1, которая устанавливает триггер.